這是一家有著超強影響力的頻率元器件制造商Cardinal公司，隨著自身不斷精進，對于行業的發展趨勢總能以超前的視野看到很多問題的局限線，并利用自身的核心競爭力，使得其實現自我的逆襲，同時用心打磨每一款有源晶振，并收獲無數的好評與稱贊，憑著對于晶體行業的獨特見解，更加深入了解更多關于晶振的奧秘。

高速串行總線架構是當今高性能設計的標準。雖然并行總線標準 經歷了一些變化后，串行總線在多個市場和設備上建立起來——計算機、手機， 娛樂系統等等。串行總線提供了性能優勢和設計簡化(更少的走線) 在電路和電路板布局中。串行數據鏈路充當當今信息世界的動脈，因為它們從 處理系統中的一個點到另一個點。為了確保數字系統中數據的準確傳送和接收由時鐘和數據恢復(CDR)電路控制，其作用相當于數據系統中的握手。這 準確接收和解釋數據的關鍵是準確了解時鐘邊沿的“位置” 在任何時間點。

因為發送和接收設備可以在任何地方-從同一桌面到桌面的另一端世界上，每個不同的位置或環境都有影響，可以影響時鐘沿如何從發送數據的時間到設備接收并解釋數據的時間。這些影響很多，包括溫度、物理運動/振動，甚至時鐘信號來源的架構。最終結果是 要么有準確的數據，要么沒有，而“沒有”顯然從來不是任何系統的選項。對于最終用戶來說，這意味著糟糕的體驗質量以及對互聯網會話和相關服務的干擾(無論是糟糕的語音質量、不均衡的 視頻內容的觀看體驗或損壞的數據文件內容)。作為衡量標準的性能特征 時鐘邊沿的精確程度與預期值之比稱為“抖動”。有三種量化通常用于測量的OSC振蕩器抖動:

1.相位/均方根抖動——可被視為“精細聚焦”測量。這通常被稱為 “絕對抖動”,即時鐘邊沿位置與實際位置的總差值 理想情況下，be通常通過網絡分析儀測量信號的相位噪聲來揭示(圖A)

2.峰值抖動和峰峰值抖動，其中的每一個都可以被認為是一個“過程”測量，并且是中斷的 歸結為兩個特征:

a.周期抖動(又稱周期抖動)任何一個時鐘周期與理想或平均時鐘之間的差異 周期——通常通過用示波器測量信號周期來顯示(圖B)

b.周期間抖動——任意兩個相鄰時鐘周期持續時間的差異。這對以下方面可能很重要 微處理器和RAM接口中使用的某些類型的時鐘產生電路也需要測量 使用示波器(圖C)

抖動性能/規格限值已由ITU-T、Telcordia等標準化機構確定 還有IEEE。本地以太網(IEEE)抖動的規格和測試方法與SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

隨著下一代串行標準的數據速率的提高，模擬異常對信號完整性和質量的影響比以往任何時候都大。信號通路中的導體，包括電路板跡線、過孔、連接器，以及布線表現出具有降低信號電平的回波損耗和反射的更大的傳輸線效應，引起偏斜，并增加噪聲，從而增加抖動。然而，一切都從基本系統時鐘信號開始（SYSCLK或主時鐘）。
除了時鐘信號的顯著性能特性外
根據所使用的體系結構和設計方法，信號可以顯著變化——超過10倍。協助實現了一個沒有過多性能保護帶（因此也沒有過多成本）的系統設計專注于提供關于用于創建符合每個時鐘信號的時鐘信號的不同架構的更新具體的高速串行數據（HSSD）實現方案。特定抖動類型、定義和合規性測試方法已經有了很好的文檔，這里不再贅述。

用來創建系統時鐘的普遍基礎組件是石英晶體振蕩器(“XO”)，這是一項已經使用多年的成熟技術。晶體振蕩器本身具有固有的抖動特性 它們的輸出抖動因設計/電路而異，其單價也是如此。智能系統設計師意識到 系統/產品/設計的總成本本身就是一個需要滿足的“規格”。這篇文章描述了每一個 信號創建方法以及推薦表，以幫助潛在用戶避免招致不必要的高元件成本。

基本的“無裝飾”晶體振蕩器使用石英晶體，并將其與簡單的電路一起在晶體的基本模式并產生方波輸出。此體系結構為峰值到峰值和RMS抖動，并且通常在高達50Mhz的頻率下是最具成本效益的。達到更高具有絕對最低抖動的頻率，這種技術被稱為高頻基波（“HFF”）使用。可以使晶體以其泛音模式之一振動，泛音模式出現在
基本諧振頻率。這種晶體被稱為第三、第五、第七等泛音（“OT”）晶體。為了實現這一點，振蕩器電路通常包括額外的設計元件來選擇期望的泛音。與此相關的是，一種使晶體在第三泛音上工作以達到高達3x50Mhz頻率的架構=在典型的應用程序中可以有效地執行150Mhz。

在更高的泛音上操作需要更復雜的電路，幾家振蕩器公司正在努力增加石英晶體基礎和第三Overtone諧振技術，以支持例如10Gb光纖信道頻率為70.8333Mhz x 3=212.500Mhz。這些努力的重點是提供最低抖動的主時鐘性能——隨著數據總線速度的不斷提高。盡管如此，這項技術仍處于先進階段并且并非所有晶體振蕩器供應商都能輕易獲得。

另一種已被成功利用的技術是集成整數乘法器。在這些設備中通過將輸入信號鎖定到以直接，晶體頻率的整數乘法（2x，3x，4x…等），然后二進制分頻回到所需的工作頻率。可以采用的另一種方法是諧波乘法。這在技術上是相似的以有源晶體振蕩器（而不是晶體）的輸出信號為差的晶體泛音利用是乘以一個整數值。除了電路集成中的損耗和其他折衷之外，抖動性能在直接（即泛音模式的晶體基波）頻率生成上惡化了20LogN的因子（其中N是整數乘法因子）。
因此，雖然基頻、泛音和/或諧波頻率的產生是可能的，但這些技術通常是與集成整數乘法相比成本和復雜性令人望而卻步，抖動要求。為了避免任何不必要的成本溢價，設計師需要在設計裕度是計算輸出信號抖動的特定帶寬。

在上一節中，討論了生成CLK的方法以及它如何影響抖動性能。不管無論實現架構是Fundamental還是Overtone Crystal、N-乘法器還是Fractional-N乘法器，晶體振蕩器還包含根據現有邏輯技術的輸出驅動器。輸出的特定類型邏輯兼容性可以是低電壓CMOS（LVCMOS）、低電壓、正電源-發射極耦合邏輯（LVPECL），
低電壓差分信號（LVDS）和/或高速電流控制邏輯（HCSL）。輸出邏輯類型為主要與處理設備的輸出頻率和/或邏輯接口的通用性有關給定的應用程序類型。例如，PCIe SYSCLK的主要邏輯類型是HCSL。普通有源振蕩器輸出邏輯兼容性通常滯后處理設備邏輯的開發6到12個月，并且有時甚至更長。在此期間使用邏輯翻譯器。這方面的一個例子是最小化轉換差分信號（TMDS）。TMDS被用于系統設計中的一些應用（例如：HDMI），但目前還不能作為晶體振蕩器輸出邏輯的選擇。輸出邏輯類型的重要性在于通過將晶體振蕩器（和任何額外的輸出轉換設備）連接到處理設備。通常，通過“眼圖”具有最快轉換時間（例如上升/下降時間）的邏輯類型將導致最低的接口抖動。

無論性能規范、規范要求或使用的特定PHY芯片組/執行方法如何，最重要的規范是實現的成本效益。所有商業和工業滿足所有性能要求但總成本高于市場要求的系統沒有價值。所有優質晶體振蕩器供應商在抖動生成規范中都包含一定數量的保護帶在他們的數據表中發布。由于有充分的理由，系統設計師在他們要求的規格中也包含了一定數量的防護帶，因此與聲譽良好的晶體振蕩器制造商合作可能會導致雙重防護帶因此解決方案的成本過高。幫助指定合適的晶體振蕩器而不添加表1顯示了當今最流行的數據/通信應用。
在Cardinal，我們提供包含上述每種技術的解決方案：高頻晶體基波，泛音、整數-N和分數-N。執行每種產品都是為了向客戶提供最有效的解決方案性價比高。表1列出了當今每種最流行的串行數據約定所使用的技術。表2包含可在系統設計材料清單上調出的具體零件號每個。與任何市場領先的公司一樣，Cardinal的產品也在不斷發展，以使我們的客戶能夠保持競爭優勢。

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