FCD-Tech石英晶體理論
晶體單位:術語和定義
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等效電路
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操作方式
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并聯電容
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頻率-溫度特性
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校準公差
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穩定性
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總頻率容差
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老化
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可拉性
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泛音晶體
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虛假響應
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驅動電平
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絕緣電阻
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質量指標
晶體單位:術語和定義
壓電效應被定義為施加在石英晶振上的壓力產生電壓，施加在石英晶體上的電壓產生機械振動。這些振動頻率由幾個因素決定:
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石英晶片的物理尺寸。
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相對于石英晶軸的平面或切面。
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環境溫度。
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操作電路。
1)等效電路
雖然這種壓電效應的理論分析是一個相對復雜的機電函數，但可以表示為一個簡單的等效電路。
等效晶體電路有助于解釋工作在其基本諧振頻率附近的石英晶體單元的電特性。由L1、C1和R1組成的串聯電路與彈性振動有關，而與串聯臂并聯的元件Co作為電容歸屬于石英晶體晶片的電介質。
電阻R1是晶體單元在串聯諧振頻率下的諧振電阻。(見圖1)。
2)操作方式
晶體單元可以用在電路中，以串聯或并聯兩種方式工作。
a)串聯諧振:在串聯諧振下工作的晶體單元在電路中呈現電阻性，晶體單元的值幾乎等于動生電阻R1。大多數晶體都是在串聯諧振下制造的，除非規定了負載能力。
b)并聯諧振:在并聯諧振下工作的晶體在電路中出現電感。晶體頻率將由晶體的等效電參數和負載電容CL決定，負載電容CL是決定晶體單元在石英晶體振蕩器電路中使用時的“條件”的一個因素。在普通振蕩電路中，晶體單元用在它起感抗作用的范圍內。
換句話說，當從晶體單元的兩端觀察振蕩電路時，該振蕩電路可以表示為負電阻-R和電容CL的串聯電路。那時這個電容叫做負載電容。
負載電容之間的關系小，頻率變化量大，并且當負載電容增加時，頻率變化降低。如果減小電路中的負載電容，以確保振蕩頻率有較大的容差，則即使電路中有很小的變化，頻率穩定性也會受到很大影響。負載能力可以從數據表上規定的標準值中選擇。
3)并聯電容
并聯電容(Co)是晶振端子之間的電容。它因封裝而異，通常在SMD晶振單元中較小，在含鉛晶振單元中為6-7pF。
4)頻率-溫度特性
為了將晶體單元用作振蕩器，要求其振蕩頻率對溫度變化保持穩定。石英晶體具有晶軸，并且晶體切割是根據相對于晶軸的切割角度及其相關的振動模式來定義的。最常用的AT切割晶體單元的頻率-溫度特性由三次曲線表示。(見圖2)以一個角度切割石英晶體晶片，在該角度下，在給定的工作溫度范圍內獲得所需的頻率容差。然而，實際上，由于連續工藝中切割和拋光精度的結果，表觀切割角可能存在一些差異。因此，需要優化加工精度。
5)校準公差
校準容差是在特定溫度(通常為25°c)下與標稱頻率的最大容許偏差，通常用百萬分率(ppm)或標稱頻率的百分比來表示。
6)穩定性
穩定性是指在指定溫度范圍內，相對于標稱頻率的最大允許偏差，在25°C時以0為基準，用百萬分率或標稱頻率的百分比來表示。如前所述，該參數取決于石英晶片切割的角度。
7)整體頻率容差
總頻率容差是指由于溫度、時間和其他環境條件的變化，相對于標稱頻率的最大容許偏差。
8)老化
石英晶體老化適用于頻率的累積變化，其導致晶體單元工作頻率的永久變化。在運行的前45天，頻率的變化速度最快。衰老涉及許多相互關聯的因素，一些最常見的因素是:
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內污染
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駕駛水平過高
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晶體表面變化
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各種熱效應
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電線疲勞
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摩擦磨損
結合低工作環境、最小驅動電平和靜態老化適當電路設計將大大減少老化問題，但不是全部。在10MHz范圍內工作的電阻焊接晶體單元的典型老化數字為每年百萬分之二(ppm)。
9)可拉性
晶振的可拉性指的是工作在并行模式下的貼片晶振，衡量頻率變化與負載電容的關系。對于希望通過改變負載電容值來實現單個晶體多種工作頻率的電路設計者來說，可拉性非常重要。
10)泛音晶體
該晶體通常在其基頻下工作，但通過對電路進行微調，也可以在其3次、5次、7次和9次諧波下工作。泛音晶體經過特殊處理，具有平面平行度和表面光潔度，以增強其在所需泛音諧波振動中的性能。
11)虛假響應
晶體也可能以與其基頻或泛音頻率無關的頻率振動。這種不需要的頻率被稱為雜散頻率。電路設計人員應確保振蕩反饋電路在所需工作頻率下實現最高增益，從而保護電路免受雜散影響。
12)驅動級別
由于晶體單元執行機械振動，過多的振動可能導致不穩定的振蕩頻率，并且最終在最壞的情況下可能導致對石英晶體晶片的嚴重損壞。設計振蕩電路時，應檢查驅動電平，以便使用低于數據手冊規定電平的振蕩器。圖4示出了確認驅動水平的示例方法。這種方法使用電流探針來測量石英晶體振蕩器電流。在這種情況下，驅動級別如下:
13)絕緣電阻
晶體單元的兩個焊接端子之間或引線與外殼(金屬外殼)之間的電阻。在100v±15V的DC電壓下進行測試，絕緣電阻在500M歐姆的范圍內。
14)質量因素
品質因數是運動電感、諧振頻率和等效串聯電阻(ESR)的品質函數。它通常在幾萬到幾十萬之間。
應用筆記：振蕩電路
下面介紹一個由晶體單元組成的典型振蕩電路。例如，使用的元素常數。
CL =(c1xc 2)/C1+C2)+雜散電容
雜散電容可能從2pF到6pF不等。
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當在C-MOS振蕩電路中使用時，電路圖中的Rd是必不可少的，以將驅動電平保持在規定值內，并獲得穩定的振蕩頻率。
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C1和C2應在10～31pF范圍內使用。如果在30pF以下或以上使用C1和C2，振蕩很容易受到電路條件的影響，驅動電平可能會增加或負電阻可能會減小，從而導致振蕩不穩定。
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晶體振蕩電路的布局應盡可能短
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應該減小電路和接地圖案之間的雜散電容。
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應該避免晶體振蕩電路圖案與其他電路圖案交叉。
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超聲波清洗可能會導致晶體單元退化。
應用筆記：為微處理器選擇晶體
除非微處理器數據手冊中另有說明，否則本應用筆記可用作選擇晶振的一般指南，許多領先的微處理器制造商都可以使用該晶振。
大多數微處理器都包括一個反相器設計，帶有一個正反饋電阻(典型值為1MO ),以及一個可選的串聯電阻，阻值在10歐姆至1K歐姆之間(見圖A)
它有一個輸入端口(通常稱為XIN、XI、XTALI或類似性質)和一個輸出端口(XOUT、XO、XTALO或類似性質),用于這兩個端口之間的晶體單元連接。大多數芯片都設計有一個選項，要么由饋入晶振輸入端口的外部時鐘振蕩器驅動，要么由外部晶振驅動。
根據共振頻率，晶體可以選擇為基礎或泛音模式。通常，高于28MHz的頻率需要第三泛音模式，以獲得價格優勢和交付。
在晶體電抗為電感性的并聯模式下，需要兩個外部電容(C1)和(C2)來實現振蕩中必要的相移。不管晶體是基模還是泛音模，都需要C1和C2。C1和C2的值由芯片制造商指定，從6pF到47pF不等。
C1和C2可能不均衡，即價值相等，但有時會以特定比率(C1/C2)偏移以獲得最佳性能，具體取決于晶振和放大器特性以及電路板布局。圖B顯示了基本模式操作的典型配置。
在泛音模式下，需要一個額外的電感L1和電容Cc來選擇三次泛音模式，同時抑制或拒絕基音模式。選擇第三泛音晶體電路中的L1和Cc值，以滿足以下條件。
頻率低于基頻的串聯諧振電路中的L1、Cc分量，使電路在基頻時看起來具有電感性。這種情況不利于基模振蕩。
并聯諧振電路中的L1、Cc和C2分量，其頻率大約在基頻和第三泛音頻率的中間。這種情況使電路在第三泛音頻率下呈容性，有利于在所需泛音模式下振蕩。(見圖C)
在標準泛音模式下，C2值從10pF到30pF不等。Cc值應至少是C2值的10倍，因此其等效C-equiv。大約是這個值。
不同晶體頻率的L1典型值:
圖D顯示了40.320MHz三次泛音模式操作的典型電路配置。
應用筆記：負電阻測量
當晶體單元作為振蕩電路中的感性電抗被激勵時，晶體單元和振蕩電路之間的關系如圖e所示。為了改善振蕩電路的啟動條件，最好增加振蕩電路的參數負電阻R的值。如果負電阻容差不大(負電阻較小)的電路與具有較大諧振電阻的晶體單元組合，則啟動條件會變得更差。振蕩電路應該設計成負電阻值是諧振電阻的5到10倍。
負載電容的中心值(決定振蕩頻率的絕對值)和可變范圍(振蕩頻率的微調范圍)也必須保持在振蕩電路中的最佳值。
負電阻測量程序
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打開所用主電路中晶體單元的任一端，插入一個可變電阻與晶體單元串聯，如圖e所示。
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改變電阻值，檢查當時觀察到的振蕩極限和電阻(歐姆)。在這種情況下，電源電路必須打開和關閉，不能出錯。
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電路中的負電阻(-R)是上面得到的值與晶體的諧振電阻R1之和。
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這種測量應在工作頻率的上限和下限進行
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